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产品 > 门阵列和嵌入式阵列 > 产品系列 > CMOS-10HD系列 >

Master / 封装系列:（单电源）


虽然用户可以从这个表中所列的多种封装类型中选择他们的最佳封装，但有些选择可能会遇到实施方面的问题，因此，用户在进行选择的时候，可以联系日电电子，了解更多信息。




单电源(1/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备 µPD65318 µPD65319
密度 Raw门的数量 10,452 32,490
使用门*1的数量 3层金属层 6,793 21,118
I/O 焊盘 60 84

注（*）

  1. 单元可用率：60% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65318 µPD65319
TQFP 48*1 48*2,3 46 0.5 7x7
64*1 64*2,3 61 0.5 10x10
80 72 0.5 12x12
LQFP 44 42 0.8 10x10
FPBGA
*4 		48 43 0.5 4.38x4.35
61 52 0.5 5x5
85 计划 计划 计划
QFN 28 26 0.5 5x5
36 34 0.5 6x6
48 46 0.5 7x7

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4

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单电源(2/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备
4层金属主设备 		µPD65301
µPD65501 		µPD65302
µPD65502 		µPD65303
µPD65503 		µPD65304
µPD65504
密度 Raw门的数量 58,682 128,338 192,058 299,472
使用门*1的数量 3层金属层 38,143 83,420 124,837 194,657
4层金属层 41,077 89,837 134,441 209,630
I/O 焊盘 132 188 228 284

注（*）

  1. 单元可用率：60% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65301
µPD65501 		µPD65302
µPD65502 		µPD65303
µPD65503 		µPD65304
µPD65504
QFP(FP) 160 144 0.5 24x24
208 188 0.5 28x28
240 212 0.5 32x32
304 256 0.5 40x40
TQFP 48*1 48*2,3 46 0.5 7x7
64*1 64*2,3 61 0.5 10x10
80 72 0.5 12x12
120*1,2 120*3 110 0.4 14x14
LQFP 44 42 0.8 10x10
100 92 0.5 14x14
144*1,2 144*3 132 0.5 20x20
FPBGA
*4 		61 52 0.5 5x5
97 88 0.5 6x6
108 100 0.8 11x11
144 132 0.5 7x7
160 144 0.8 13x13
161 144 0.65 10x10
208 188 0.8 15x15
240 212 0.8 19x19
249 212 0.65 13x13
304 256 0.8 19x19
393 336 0.65 16x16
PBGA 256 231 1.27 27x27
313 256 1.27
(交错) 		35x35
352 304 1.27 35x35
676 *5 1.0 27x27

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4
  5. 根据主设备的不同，信号管脚数不同。

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单电源(3/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备
4层金属主设备 		µPD65305
µPD65505 		µPD65306
µPD65506 		µPD65307
µPD65507 		µPD65308
µPD65508
密度 Raw门的数量 409,920 545,008 721,224 1,014,542
使用门*1的数量 3层金属层 245,952 299,754 396,673 557,998
4层金属层 266,448 354,255 468,796 659,452
I/O 焊盘 332 380 436 516

注（*）

  1. 单元可用率：60% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65305
µPD65505 		µPD65306
µPD65506 		µPD65307
µPD65507 		µPD65308
µPD65508
QFP(FP) 160 144 0.5 24x24
208 188 0.5 28x28
240 212 0.5 32x32
304 256 0.5 40x40
TQFP 48*1 48*2,3 46 0.5 7x7
64*1 64*2,3 61 0.5 10x10
80 72 0.5 12x12
120*1,2 120*3 110 0.4 14x14
LQFP 44 42 0.8 10x10
100 92 0.5 14x14
144*1,2 144*3 132 0.5 20x20
FPBGA
*4 		61 52 0.5 5x5
108 100 0.8 11x11
160 144 0.8 13x13
161 144 0.65 10x10
208 188 0.8 15x15
240 212 0.8 19x19
249 212 0.65 13x13
304 256 0.8 19x19
393 336 0.65 16x16
PBGA 256 231 1.27 27x27
313 256 1.27
(交错) 		35x35
352 304 1.27 35x35
676 *5 1.0 27x27

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4
  5. 根据主设备的不同，信号管脚数不同。

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单电源(4/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备
4层金属主设备 		µPD65309
µPD65509 		µPD65310
µPD65510 		µPD65311
µPD65511
密度 Raw门的数量 1,404,790 1,974,700 2,605,764
使用门*1的数量 3层金属层 702,395 987,350 1,302,882
4层金属层 842,874 1,184,820 1,563,458
I/O 焊盘 604 716 820

注（*）

  1. 单元可用率：60% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65309
µPD65509 		µPD65310
µPD65510 		µPD65311
µPD65511
QFP(FP) 160 144 0.5 24x24
208 188 0.5 28x28
240 212 0.5 32x32
304 256 0.5 40x40
TQFP 48*1 48*2,3 46 0.5 7x7
64*1 64*2,3 61 0.5 10x10
80 72 0.5 12x12
120*1,2 120*3 110 0.4 14x14
LQFP 44 42 0.8 10x10
100 92 0.5 14x14
144*1,2 144*3 132 0.5 20x20
FPBGA
*4 		108 100 0.8 11x11
160 144 0.8 13x13
161 144 0.65 10x10
208 188 0.8 15x15
240 212 0.8 19x19
249 212 0.65 13x13
304 256 0.8 19x19
393 336 0.65 16x16
PBGA 256 231 1.27 27x27
313 256 1.27
(交错) 		35x35
352 304 1.27 35x35
676 *5 1.0 27x27

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4
  5. 根据主设备的不同，信号管脚数不同。

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单电源(5/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备
4层金属主设备 		µPD65321
µPD65521 		µPD65322
µPD65522 		µPD65323
µPD65523
密度 Raw门的数量 58,682 128,338 192,058
使用门*1的数量 3层金属层 38,143 83,420 124,837
4层金属层 41,077 89,837 134,441
I/O 焊盘 100 120 144

注（*）

  1. 单元可用率：50% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65321
µPD65521 		µPD65322
µPD65522 		µPD65323
µPD65523
TQFP 64*1 64*2,3 61 0.5 10x10
80 72 0.5 12x12
100*1,2 100*3 92 0.5 14x14
120*1,2 120*3 110 0.4 14x14
LQFP 100 92 0.5 14x14
144*1,2 144*3 132 0.5 20x20
FPBGA 97 88 0.5 6x6
144 132 0.5 7x7
QFN 28 26 0.5 5x5
36 34 0.5 6x6
48 46 0.5 7x7

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。

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