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产品 > 门阵列和嵌入式阵列 > 产品系列 > CMOS-10HD系列 >

Master / 封装系列:（双电源）


虽然用户可以从这个表中所列的多种封装类型中选择他们的最佳封装，但有些选择可能会遇到实施方面的问题，因此，用户在进行选择的时候，可以联系日电电子，了解更多信息。




双电源(1/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备 µPD65358 µPD65359
密度 Raw门的数量 10,452 32,490
使用门*1的数量 3层金属层 6,793 21,118
I/O 焊盘 60 84

注（*）

  1. 单元可用率：60% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65358 µPD65359
TQFP 48*1 48*2,3 46 0.5 7x7
64*1 64*2,3 61 0.5 10x10
80 72 0.5 12x12
LQFP 44 42 0.8 10x10
FPBGA
*4 		48 41 0.5 4.38x4.38
61 48 0.5 5x5
85 计划 计划 计划
QFN 28 25 0.5 5x5
36 33 0.5 6x6
48 45 0.5 7x7

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4

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双电源(2/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备
4层金属主设备 		µPD65341
µPD65541 		µPD65342
µPD65542 		µPD65343
µPD65543 		µPD65344
µPD65544
密度 Raw门的数量 58,682 128,338 192,058 299,472
使用门*1的数量 3层金属层 38,143 83,420 124,837 194,657
4层金属层 41,077 89,837 134,441 209,630
I/O 焊盘 132 188 228 284

注（*）

  1. 单元可用率：60% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65341
µPD65541 		µPD65342
µPD65542 		µPD65343
µPD65543 		µPD65344
µPD65544
QFP(FP) 160 136 0.5 24x24
208 180 0.5 28x28
240 204 0.5 32x32
304 252 0.5 40x40
TQFP 48*1 48*2,3 45 0.5 7x7
64*1 64*2,3 60 0.5 10x10
80 68 0.5 12x12
120*1,2 120*3 106 0.4 14x14
LQFP 44 计划 0.8 10x10
100 88 0.5 14x14
144*1,2 144*3 128 0.5 20x20
FPBGA
*4 		61 计划 0.5 5x5
97 计划 0.5 6x6
108 96 0.8 11x11
144 计划 0.5 7x7
160 138 0.8 13x13
161 138 0.65 10x10
208 180 0.8 15x15
240 200 0.8 19x19
249 204 0.65 13x13
304 236 0.8 19x19
384 320 0.5 12.7x12.7
393 320 0.65 16x16
PBGA 256 223 1.27 27x27
313 240 1.27
(交错) 		35x35
352 296 1.27 35x35

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4

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双电源(3/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备
4层金属主设备 		µPD65345
µPD65545 		µPD65346
µPD65546 		µPD65347
µPD65547
密度 Raw门的数量 409,920 545,008 721,224
使用门*1的数量 3层金属层 245,952 299,754 396,673
4层金属层 266,448 354,255 468,796
I/O 焊盘 332 380 436

注（*）

  1. 单元可用率：60% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65345
µPD65545 		µPD65346
µPD65546 		µPD65347
µPD65547
QFP(FP) 160 136 0.5 24x24
208 180 0.5 28x28
240 204 0.5 32x32
304 252 0.5 40x40
TQFP 48*1 48*2,3 45 0.5 7x7
64*1 64*2,3 60 0.5 10x10
80 68 0.5 12x12
120*1,2 120*3 106 0.4 14x14
LQFP 44 计划 0.8 10x10
100 88 0.5 14x14
144*1,2 144*3 128 0.5 20x20
FPBGA
*4 		61 计划 0.5 5x5
108 96 0.8 11x11
160 138 0.8 13x13
161 138 0.65 10x10
208 180 0.8 15x15
240 200 0.8 19x19
249 204 0.65 13x13
304 236 0.8 19x19
384 320 0.5 12.7x12.7
393 320 0.65 16x16
PBGA 256 223 1.27 27x27
313 240 1.27
(交错) 		35x35
352 296 1.27 35x35
676 *5 1.0 27x27

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4
  5. 根据主设备的不同，信号管脚数不同。

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双电源(4/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备
4层金属主设备 		µPD65348
µPD65548 		µPD65349
µPD65549 		µPD65350
µPD65550 		µPD65351
µPD65551
Den Raw门的数量 1,014,542 1,404,790 1,974,700 2,605,764
使用门*1的数量 3层金属层 557,998 702,395 987,350 1,302,882
4层金属层 659,452 842,874 1,184,820 1,563,458
I/O 焊盘 516 604 716 820

注（*）

  1. 单元可用率：60% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65348
µPD65548 		µPD65349
µPD65549 		µPD65350
µPD65550 		µPD65351
µPD65551
QFP(FP) 160 136 0.5 24x24
208 180 0.5 28x28
240 204 0.5 32x32
304 252 0.5 40x40
TQFP 48*1 48*2,3 45 0.5 7x7
64*1 64*2,3 60 0.5 10x10
80 68 0.5 12x12
120*1,2 120*3 106 0.4 14x14
LQFP 44 计划 0.8 10x10
100 88 0.5 14x14
144*1,2 144*3 128 0.5 20x20
FPBGA
*4 		108 96 0.8 11x11
160 138 0.8 13x13
161 138 0.65 10x10
208 180 0.8 15x15
240 200 0.8 19x19
249 204 0.65 13x13
304 236 0.8 19x19
384 320 0.5 12.7x12.7
393 320 0.65 16x16
PBGA 256 223 1.27 27x27
313 240 1.27
(交错) 		35x35
352 296 1.27 35x35
676 *5 1.0 27x27

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4
  5. 根据主设备的不同，信号管脚数不同。
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双电源(5/5)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


3层金属主设备
4层金属主设备 		µPD65361
µPD65561 		µPD65362
µPD65562 		µPD65363
µPD65563
密度 Raw门的数量 58,682 128,338 192,058
使用门*1的数量 3层金属层 38,143 83,420 124,837
4层金属层 41,077 89,837 134,441
I/O 焊盘 100 120 144

注（*）

  1. 单元可用率：50% - 70%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65361
µPD65561 		µPD65362
µPD65562 		µPD65363
µPD65563
TQFP 64*1 64*2,3 计划 0.5 10x10
80 计划 0.5 12x12
100*1,2 100*3 88 0.5 14x14
120*1,2 120*3 计划 0.4 14x14
LQFP 100 计划 0.5 14x14
144*1,2 144*3 计划 0.5 20x20
FPBGA 97 84 0.5 6x6
144 128 0.5 7x7
QFN 28 25 0.5 5x5
36 33 0.5 6x6
48 45 0.5 7x7

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。

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