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产品 > 门阵列和嵌入式阵列 > 产品系列 > CMOS-9HD 系列 >

Master / Package 系列（3个金属层/4个金属层）


虽然用户可以从这个表中所列的多种封装类型中选择他们的最佳封装，但有些选择可能会遇到实施方面的问题，因此，用户在进行选择的时候，可以联系日电电子，了解更多信息。




3-金属层 (1/4)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


µPD65941 µPD65942 µPD65943 µPD65944
密度 Raw门的数量 14,942 37,338 75,740 100,602
使用门*1的数量 11,207 28,004 53,018 70,421
I/O 焊盘 76 116 172 196

注（*）

  1. 单元可用率：70% - 75%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65941 µPD65942 µPD65943 µPD65944
SSOP 20 18 0.65 6.65x6.1
30 28 0.65 9.85x6.1
QFP
(FP) 		100 92 0.5 14x14
120 110 0.5 20x20
144 132 0.5 20x20
160 144 0.5 24x24
176 160 0.5 24x24
208 188 0.5 28x28
240 212 0.5 32x32
304 256 0.5 40x40
TQFP 48*1 48*2,3 46 0.5 7x7
64*1 64*2,3 61 0.5 10x10
80 72 0.5 12x12
100*1,2 100*3 92 0.5 14x14
120*1,2 120*3 110 0.4 14x14
LQFP 44 42 0.8 10x10
100 92 0.5 14x14
144*1,2 144*3 132 0.5 20x20
160 144 0.5 24x24
170 160 0.5 24x24
216 198 0.4 24x24
PBGA 256 231 1.27 27x27
256 224 1.0 17x17
272 231 1.27 27x27
313 256 1.27
(交错) 		35x35
352 304 1.27 35x35
FPBGA
*4 		48 43 0.5 4.38x4.38
61 52 0.5 5x5
65 52 0.5 6x6
80 72 0.8 9x9
97 88 0.5 6x6
108 100 0.8 11x11
109 100 0.8 11x11
144 132 0.8 13x13
144 132 0.5 7x7
160 144 0.8 13x13
161 144 0.65 10x10
176 160 0.8 15x15
208 188 0.8 15x15
240 212 0.8 19x19
249 212 0.65 13x13
303 267 0.65 16x16
304 256 0.8 19x19
393 336 0.65 16x16
QFN 28 26 0.5 5x5
36 34 0.5 6x6
48 46 0.5 7x7

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4

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3-金属层 (2/4)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


µPD65945 µPD65946 µPD65948
密度 Raw门的数量 128,338 202,630 312,684
使用门*1的数量 89,836 141,841 218,879
I/O 焊盘 216 268 324

注（*）

  1. 单元可用率：70% - 75%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65945 µPD65946 µPD65948
SSOP 20 18 0.65 6.65x6.1
30 28 0.65 9.85x6.1
QFP
(FP) 		100 92 0.5 14x14
120 110 0.5 20x20
144 132 0.5 20x20
160 144 0.5 24x24
176 160 0.5 24x24
208 188 0.5 28x28
240 212 0.5 32x32
304 256 0.5 40x40
TQFP 48*1 48*2,3 46 0.5 7x7
64*1 64*2,3 61 0.5 10x10
80 72 0.5 12x12
100*1,2 100*3 92 0.5 14x14
120*1,2 120*3 110 0.4 14x14
LQFP 44 42 0.8 10x10
100 92 0.5 14x14
144*1,2 144*3 132 0.5 20x20
160 144 0.5 24x24
170 160 0.5 24x24
216 198 0.4 24x24
PBGA 256 231 1.27 27x27
256 224 1.0 17x17
272 231 1.27 27x27
313 256 1.27
(交错) 		35x35
352 304 1.27 35x35
FPBGA
*4 		48 43 0.5 4.38x4.38
61 52 0.5 5x5
65 52 0.5 6x6
80 72 0.8 9x9
97 88 0.5 6x6
108 100 0.8 11x11
109 100 0.8 11x11
144 132 0.8 13x13
144 132 0.5 7x7
160 144 0.8 13x13
161 144 0.65 10x10
176 160 0.8 15x15
208 188 0.8 15x15
240 212 0.8 19x19
249 212 0.65 13x13
303 267 0.65 16x16
304 256 0.8 19x19
393 336 0.65 16x16
QFN 28 26 0.5 5x5
36 34 0.5 6x6
48 46 0.5 7x7

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4

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3-金属层 (3/4)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


µPD65949 µPD65951 µPD65954
密度 Raw门的数量 437,136 585,390 835,664
使用门*1的数量 262,281 321,964 459,615
I/O 焊盘 380 436 516

注（*）

  1. 单元可用率：50% - 60%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65949 µPD65951 µPD65954
QFP
(FP) 		100 92 0.5 14x14
144 132 0.5 20x20
160 144 0.5 24x24
176 160 0.5 24x24
208 188 0.5 28x28
240 212 0.5 32x32
304 256 0.5 40x40
TQFP 100*1,2 100*3 92 0.5 14x14
120*1,2 120*3 110 0.4 14x14
LQFP 100 92 0.5 14x14
144*1,2 144*3 132 0.5 20x20
PBGA 256 231 1.27 27x27
256 224 1.0 17x17
272 231 1.27 27x27
313 256 1.27
(交错) 		35x35
352 304 1.27 35x35
FPBGA
*4 		108 100 0.8 11x11
144 132 0.8 13x13
160 144 0.8 13x13
161 144 0.65 10x10
176 160 0.8 15x15
208 188 0.8 15x15
240 212 0.8 19x19
303 267 0.65 16x16
304 256 0.8 19x19
393 336 0.65 16x16

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4

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3-金属层 (4/4)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


µPD65956 µPD65958
密度 Raw门的数量 1,096,452 1,615,646
使用门*1的数量 603,048 807,823
I/O 焊盘 588 708

注（*）

  1. 单元可用率：50% - 60%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65956 µPD65958
QFP
(FP) 		100 92 0.5 14x14
144 132 0.5 20x20
160 144 0.5 24x24
176 160 0.5 24x24
208 188 0.5 28x28
240 212 0.5 32x32
304 256 0.5 40x40
TQFP 100*1,2 100*3 92 0.5 14x14
120*1,2 120*3 110 0.4 14x14
LQFP 100 92 0.5 14x14
144*1,2 144*3 132 0.5 20x20
PBGA 256 231 1.27 27x27
256 224 1.0 17x17
272 231 1.27 27x27
313 256 1.27
(交错) 		35x35
352 304 1.27 35x35
FPBGA
*4 		108 100 0.8 11x11
144 132 0.8 13x13
160 144 0.8 13x13
161 144 0.65 10x10
176 160 0.8 15x15
208 188 0.8 15x15
240 212 0.8 19x19
303 267 0.65 16x16
304 256 0.8 19x19
393 336 0.65 16x16

: 可以组合

注（*）

  1. ES（工程样品）的结构图。
  2. CS（商用样品）的结构图。
  3. MP（大批量生产）的结构图。
  4. JEDEC 推荐的焊接条件，最多 208 针 = LEVEL3，240针或更多 = LEVEL4

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4-金属层 (1/2)


请注意信号管脚，因为所有 master 的并不一定都相同。


Master


µPD65961 µPD65964 µPD65966 µPD65968
密度 Raw门的数量 585,390 835,664 1,096,452 1,615,646
使用门*1的数量 380,503 543,181 712,693 969,387
I/O 焊盘 436 516 588 708

注（*）

  1. 单元可用率：60% - 65%（取决于pin-pairs的数量）

封装


PKG 管脚 可用管脚数 间距 主体
(mm) 		µPD65961 µPD65964 µPD65966 µPD65968
QFP
(FP) 		100 92 0.5 14x14
144 132 0.5 20x20
160 144 0.5 24x24
176 160 0.5 24x24
208 188 0.5 28x28
240 212 0.5 32x32
304